嵌入式FPGA熱門培訓內容之基于FPGA的LCoS驅動及圖像FFT變換系統設計

時間:2018-12-12 17:13:12

1 系統設計

1. 1 系統模塊框圖

該系統采用cy clone EP3C5E144C8, 該芯片有5 136 個LE, 95 個用戶I/ O, 2 個PLL, 以及46 個嵌入式乘法器和423 936 b 的內部邏輯寄存器。以它豐富的資源, 完全可以作為LCoS 的驅動控制器件。顯示屏采用Himax 的反射式LCoS 屏HX7308, 其分辨率為1 024 768, 可以支持256 級灰度顯示, 具有內置的行場驅動電路, 在外部輸入時鐘的上升沿和下降沿分別接收8 b 4 dot s圖像數據, 這保證了場頻可高達360 Hz。

1. 2 PLL 及系統復位模塊

采用Alter a 的鎖相環IP 核, 外部輸入時鐘為20 MHz, 經倍頻后得到其他各模塊的驅動時鐘, 以及LCo S 的驅動時鐘信號。為防止系統異步復位時寄存器出現亞穩態, 設計了PLL 的前級和后級D 觸發器。

因為鎖相環的lo cked 引腳在鎖相環穩定輸出后才會跳變為高電平, 所以為保證其他模塊得到穩定的時鐘信號, 將locked 引腳和外部輸入復位信號rst_n 相與后作為整個系統的復位信號。

1. 3 單口ROM 模塊

利用FPGA 內部的M9K 存儲器資源實現的單口ROM 作為源圖像的數據存儲器。將分辨率為176144( QCIF) 的256 階灰度位圖圖像初始化到單口ROM里, 所需數據深度為25 344 B。當異步FIFO 沒寫滿時, 單口ROM 將按圖像存儲地址依次輸出圖像數據給FFT 核做快速傅里葉變換。經過處理的圖像數據暫存到FIFO 里, 等待行場時序控制器模塊取用。

1. 4 異步FIFO 模塊

按其數據地址最高2 位分為4 個區間, 讀/ 寫指針分別對某一區間操作, 當讀/ 寫指針相等時通過譯碼器產生FIFO 已讀空或者已寫滿標志信號。為避免地址信號變化時出現冒險競爭現象, 寫地址和讀地址指針都采用格雷碼編碼。在讀空比較子模塊和寫滿比較子模塊里加入了FIFO “將空”和“ 將滿”檢驗機制, 有效地保證了FIFO 正確無誤的工作。在寫時鐘w rclk 的上升沿, 異步FIFO 每個地址對應的存儲單元里被寫入8bit s 數據, 在讀時鐘rdclk 的上升沿, FIFO 四塊連續地址上的32bit s 數據輸出, 即讀FIFO 的速率相當于寫FIFO 速率的4 倍速。

1. 5 I2 C 狀態機模塊

沒有滿足I2C 配置條件時, 狀態機處于空閑狀態,當滿足I2C 配置條件時, 狀態機在狀態標志位的控制下依次輸出配置地址和配置數據。當數據配置結束時, 狀態機產生停止信號, 并拉高輸出引腳iic_co nf ig, 通知行場時序控制器模塊開始工作, 這樣保證了LCo S 屏能在正確配置下工作。狀態機工作原理如圖2 所示。

1. 6 行場時序控制器模塊

內設水平計數器hcnt 和垂直計數器vcnt。由于顯示屏每個時鐘周期鎖存8 個像素值, 所以顯示1 024 個像素值所需行周期為128 個Tclk( 行時鐘周期) 。當hcnt 計數器值為HBP 時表示行有效顯示區域開始,hcnt 計數器值為HBP+ 128 時表示行有效顯示區域結束, hcnt 計數器值為HSYNC cy cle 時, 完成一行顯示,vcnt 計數器加1。當v cnt 計數器值為VBP 時, 垂直有效顯示區域開始, 當vcnt 計數器值為VBP+ 768 時, 垂直有效顯示區域結束, 當vcnt 計數器值為VSYN C cycle 時, 完成一幀圖像顯示。行場時序關系如圖3 所示。

1. 7 FFT 模塊

FFTV 9. 1 IP 核采用Coo leyT ukey 基??2 DIF 算法, 其FFT 變換原始公式為:

因為采用了數據流模式, 經過變換的數據可以連續輸出, 即輸出數據不會因為圖像數據的輸入而停止數據輸出, 同時輸入數據也不會因為處理后的數據正在輸出而停止繼續輸入, 保證了數據轉換和傳輸的連續性, 提高了數據處理的速度和效率。因為FFT 通過異步FIFO 向屏幕輸出數據, 而FIFO 的讀數據是寫數據的4 倍速, 假如讀時鐘和寫時鐘都為100 MHz, 那么有可能會在某一行里出現FIFO 被取空, 而無法向屏幕輸出有效數據的情況。為保證FIFO 向屏幕輸出圖像數據的連續性, 就要充分利用VBP, VFP, HBP 和HFP 的時間, 在每一行的開始, 如果FIFO 沒滿, 那么啟動FFT進行數據轉換。若圖像的分辨率為M N 并且在VBP期間FIFO 已被寫滿, 則FIFO, FFT 核、行場周期以及圖像分辨率間關系的計算公式如下:

式中: Deepth 是異步FIFO 的數據深度, 單位為B;THSYN C cycle是行周期; Tclk 是異步FIFO, FFT 核、行場時序控制器模塊的驅動時鐘周期。當△> 0 時, 系統會連續實時地處理圖像; 當△< 0 時, 會導致在屏幕某些行的有效顯示區域沒有有效圖像數據可供顯示, 這樣就破壞了圖像顯示的連續性。可根據以上公式合理設計FIFO 深度以及選取合適分辨率的圖像。該設計中, 異步FIFO, FFT 核、行場時序控制器模塊的驅動時鐘為100 MHz, FIFO 深度為256 B, 行周期為336 個Tclk ,M 為174, N 為144, 經計算△> 0。

2 實驗仿真結果和測量結果分析

利用QuartusV9. 1 自帶的TimeQuest Timing Analyzer進行時序約束后, 在實驗板上的場信號測量結果如圖5所示, 場掃描頻率已達到368 Hz, 經測量其他引腳輸出信號也均滿足時序要求。由于FPGA 器件資源限制, 對圖像做了256 點FFT 變換, 經實驗驗證, 該設計能夠實現圖像的實時處理, 代碼達到了預期設計效果。

3 結語

采用Himax 的LCoS 屏HX7308BTJFA 作為顯示器件, 其尺寸為14. 43 mm 10. 69 mm, 大小可跟1 枚1 元硬幣相比擬, 很容易實現三維投影微顯示。因Verilog HDL 有很強的可移植性, 便于以后對代碼的升級和維護。FPGA 內部資源畢竟有限, 文中敘述可知, 若顯示分辨率較大的圖像, 光靠內部資源實現異步FIFO是不可能的, 所以在此提出兩種方案: 第一, 換一片性能較高的芯片, 滿足寫FIFO 速率等于讀FIFO 速率的要求, 這樣就能達到讀/ 寫數據的動態平衡, 保證了圖像的連續顯示; 第二, 采用外部存儲器SDRAM 存儲源圖像和FFT 處理后的數據, 采用DDRII 技術讀取數據, 使讀/ 寫FIFO 的速率匹配。受FPGA 芯片資源限制, 該設計采用分辨率為176 144 的圖像進行了系統功能驗證, 尚未實現圖像濾波以及FFT 逆變換, 未來可將代碼移植在高端的FPGA 芯片上繼續開發數據處理功能。

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