用VHDL/Veilog HDL語言開發可編程邏輯電路的完整流程?

時間:2017-09-24 09:51:52

文本編輯→功能仿真→邏輯綜合→布局布線→時序仿真。

 

 * 所謂綜合,就是根據設計功能和實現該設計的約束條件(如面積、速度、功耗和成本等),將設計輸入轉換成滿足要求的電路設計方案,該方案必須同時滿足與其的功能和約束條件。綜合的過程也是設計目標的優化過程,其目的是將多個模塊化設計文件合并為一個網表文件,供布局布線使用,網表中包含了目標器件中的邏輯單元和互連的信息。

 

 * 布局布線就是根據設計者指定的約束條件(如面積、延時、時鐘等)、目標器件的結構資源和工藝特性,以最優的方式對邏輯元件布局,并準確地實現元件間的互連,完成實現方案(網表)到使實際目標器件(FPGA或CPLD)的變換。

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