硬件設計熱門培訓內容之verilog中的assign

時間:2018-12-06 17:22:40

assign 用于描述組合邏輯,用阻塞賦值,但assign語句是并行執行,(說明:阻塞賦值串行操作是局限于在behavior structual 描述內部,也就是指在initial and always block內部。)
所有的assign和always是并行執行的。


對assign之后不能加塊,實現組合邏輯只能用逐句的使用assign 組合邏輯,如果不考慮門的延時的話當然可以理解為瞬時執行的,因此沒有并行和順序之分,并行和順序是針對時序邏輯來說的。值得注意的是所有的時序塊都是并行執行的。initial塊只在信號進入模塊后執行1次而always塊是由敏感事件作為中斷來觸發執行的。


assign 用于連續賦值語句,if-else用于RTL級描述中,被賦值的變量都是reg類型。reg類型賦值分blocked和nonblocked,即=和<=,不需要再使用assign。

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